優れた性能と信頼性を備えた伸縮性無機薄膜トランジスタを高密度に集積

Nature Communications volume 13、記事番号: 4963 (2022) この記事を引用

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無機半導体を用いたトランジスタは、有機トランジスタに比べて優れた性能と信頼性を備えています。ただし、それらは脆い性質があるため、伸縮性のある電子製品の構築には不利です。この欠点のため、機械的歪みを避けるために、これらの剛性部品は主に非伸縮性部品に配置され、これらの剛性部品を接続する変形可能な相互接続にシステム全体の歪みによる負担がかかります。したがって、伸縮性を最優先する場合、伸縮性のある配線の部分を高くする必要があるため、集積密度を犠牲にする必要があります。この研究では、このようなトレードオフを克服するために、伸縮可能な蛇行ストリングにデバイスを直接埋め込むことにより、優れた性能と信頼性を備えた酸化物薄膜トランジスタの高密度集積化を示します。埋め込まれたトランジスタは変形から隠れることはなく、それ自体で最大 100% の歪みに耐えます。したがって、伸縮性を犠牲にすることなく集積密度を高めることができる。私たちのアプローチにより、これまでよりもハイエンドの機能を備えた、よりコンパクトな伸縮性エレクトロニクスを実現できると期待しています。

伸縮性のあるエレクトロニクスは、その寸法を拡張するだけでなく、ユーザーの革新的な可能性と創造的な体験も拡張します。電子スキンは、そのような興味深いアプリケーションの代表的な例の 1 つです 1,2,3。指に沿って伸ばすことができ、質感や力を感じることでロボットをより人間に近づけることができます。さらに、コンフォーマルヒーターは冷たいロボットを人間の体温まで温め、より親しみやすく、触り心地を良くすることができます3。

トランジスタは、さまざまな入力信号を処理し、他のコンポーネントの動作を制御するため、このような伸縮性のあるエレクトロニクスにとって不可欠な構成要素です4。これらの重要なトランジスタと回路を伸縮可能にするための主な戦略は 2 つあります。1 つは、導体、誘電体、半導体などの本質的に伸縮可能な材料を使用する 5、6、7、8、9、10、11 か、または非伸縮デバイスを硬いアイランド上に配置して接続する方法です。これらの島には伸縮性のある相互接続があり、蛇行状の橋や液体金属などで作ることができます12、13、14、15、16、17、18、19、20。このため、機能アイランドは歪みからほぼ完全に切り離され、伸縮可能な配線がほぼ全体の変形を吸収します。

最初の戦略である本質的に伸縮性のある半導体材料は、近年目覚ましい進歩を遂げています。これらは、1 cm2 V-1 s-1 を超える移動度を示しながら、ひずみを 100% まで伸ばすことができます。さらに、光パターニング可能で伸縮性もある有機材料が最近報告されており、光リソグラフィーに基づく微細加工が可能になっています 21。ただし、その機動性は、高フレームレートのイメージセンサー、モバイルアプリケーションプロセッサなどの高速アプリケーションには若干低すぎます。

もう 1 つの戦略は、デバイスの高いパフォーマンスに重点を置くことです。無機トランジスタを使用できるため、剛性アイランドと伸縮可能な配線の組み合わせは、性能において有機トランジスタを圧倒します。キムら。は、ソース/ドレイン (SD) ドープ単結晶シリコン片をポリイミド (PI) アイランド上に転写印刷することにより、伸縮可能な相補型金属酸化膜半導体 (CMOS) 集積回路を報告しました。ただし、この戦略の主な欠点は、システム全体にかかる高い歪みに対応するために、剛性アイランドに対する伸縮性相互接続の割合を増やす必要があるため、集積密度 (単位面積あたりのトランジスタ数) が大幅に制限されることです (図 1a と図 1a)。補足図1)。これにより、機能島がほとんどなく、多数の蛇行ブリッジを有するかさばる伸縮性デバイスが得られ、ユーザーエクスペリエンスと製造コストの両方にとって望ましくないものになります（図1d）。

a 伸縮性のある電子システムを構築するための、剛性の高い機能アイランドと伸縮性のある相互接続の組み合わせ。 b デバイスは、以前はパッシブ配線のみが配置されていた場所に、蛇行状に配列されています。 c デバイスが剛性アイランドに加えて蛇行ブリッジ上にもある場合、集積密度は増加します（計算の詳細については補足図2）。 d 現在のかさばる伸縮性エレクトロニクスは、提案されたアプローチによって小型化できます。

ここでは、集積密度と伸縮性の間のこのトレードオフを克服するために、デバイスを蛇行ストリングに直接製造および埋め込むことによる高性能無機薄膜トランジスタ（TFT）の大規模集積について報告します（図1bおよび補足図2）。）。私たちは、機械的ひずみから隠れることがなくなり、それ自体で変形に強く耐える無機 TFT を作成しました。 TFT の直接製造は、プロセスがはるかに単純で、歩留まりが向上し、スループットが向上するため、個別に製造したデバイスを転写印刷するよりも有利です。これに関連して、当社は、低い処理温度 (≤300 °C) で PI サポート上にモノリシック集積化するための優れた信頼性を備えた高性能金属酸化物 TFT を可能にする、シンプルなデュアルゲートアーキテクチャを開発しました。蛇行ストリング上のこれらの酸化物 TFT は、PI クラッドのおかげで実際のひずみに耐えることができ、変形によって引き起こされるデバイスへの応力を最小限に抑えます。私たちの手法により、伸縮可能な大規模集積回路 (LSI) が実現され、高忠実度の変形可能センサーや高解像度の拡張可能なディスプレイなどの高度な伸縮可能なデバイスが可能になることが期待されています。

In-Ga-Zn-O (IGZO) TFT の最初の報告以来、酸化物 TFT の性能と信頼性は急速に進歩しています。それらは、スマートフォンやスマートウォッチなどのポータブルデバイスのアクティブマトリクスディスプレイに採用され始めています22、23、24、25、26、27、28、29。

酸化物TFTを使用した伸縮性エレクトロニクスもこれまで着実に報告されており、電界効果移動度、伸縮性、デバイス密度を含む3つの主要なメリット指数に重点を置いてこれらの研究を調査しました（補足表1）17、19、30、31、 32、33、34、35、36、37、38、39。伸縮性酸化物 TFT アレイに関する報告の中には、Kim et al. 最近、24.9 cm2 V-1 s-1 という非常に高い移動度を備えた伸縮性 a-IGZO TFT が報告されましたが、30% までしか伸縮できず、25 × 25 mm2 の基板サイズに配置されるデバイスは 4 つだけです 39。ミュンツェンリーダーら。は、最大 210% まで伸ばすことができる伸縮性の高い a-IGZO TFT アレイを報告しましたが、移動度は 11.3 cm2 V-1 s-1 と低く、デバイス密度は 42,000 TFT/cm2 よりもはるかに低い 400 TFT/cm2 に制限されています。伸縮性有機トランジスタの cm2 17,21。上記 3 つの指標を同時に満たすストレッチャブル TFT については報告が少ないため、本研究ではこれらすべてを達成することを試みた。

それらの電界効果移動度は有機 TFT と比較して高い (IGZO の場合約 20 cm2 V-1 s-1) ものの、高い処理速度を必要とするアプリケーションではまだ不十分です 40,41。 TFT の性能を向上させるために、当社では高移動度チャネル材料として酸化インジウムスズ (ITO) を選択しました。これはもともと半導体としてではなく透明導電性酸化物として知られています。 IGZO よりも高いインジウム含有量 (In/Sn = 9/1 重量) により、有効電子質量が低くなります。これは、インジウムのイオン半径 (亜鉛やガリウムと比較して) が大きいため、電子に効果的なパーコレーション経路が提供されるためです 23,42。さらに、ガリウムなどのキャリア抑制剤が存在しないため、ITO のキャリア濃度は IGZO よりも高く、ポテンシャル障壁を打ち破ることによって浸透伝導も促進されます。

ただし、ITO の電子密度が高いため、負のゲートバイアスが高くても TFT をオフにすることが困難になり、しきい値電圧の負のシフトも引き起こされます。適切なオン/オフ動作を実現するために、スパッタリングプロセス中にアルゴンとともに酸素を導入することにより、ITOのキャリア濃度を制御します（補足図5）。酸素空孔は、ITO 薄膜中のスズのような置換型ドーパントと同様に、酸化物半導体におけるよく知られた電子供与体です 42。したがって、酸化物半導体中の酸素欠損の含有量が増加すると、電子濃度も増加する。このため、ITO のスパッタリング中に酸素ガスを導入して、堆積膜内の酸素欠損の形成を低減します。これに加えて、電子を完全に空乏化させるために、その物理的厚さは 6 nm 以下に保たれています。 ITO 膜が厚くなると、ゲートバイアスによって ITO 膜内の電子が空乏化しにくくなります。言い換えれば、電子は部分的にしか空乏化できず、バックチャネル (ゲート電極の反対側) は空乏化されないままになります。これにより、オフ電流が高くなり、しきい値電圧が負にシフトする可能性があります。これを克服するために、Li et al. は、適切なオン/オフ動作を備えた高性能 TFT 用の極薄 (最小 4 nm) ITO チャネルを報告しました 42。このアプローチを使用して、まず、ITO 上にエッチストッパーとしても機能するパッシベーション層を含むボトムゲート構造の ITO TFT を製造しました (図 2a)。これは、厚さ100 nmのSiO2ゲート絶縁膜で60 cm2 V-1 s-1を超える顕著な電界効果移動度を示しており、これはIGZOの移動度よりもはるかに高いです（図2b）。しかし、前述のようにしきい値電圧はかなり負（-4 V）であり、チャネル長が 25 μm から 16 μm に短くなるにつれて、しきい値電圧はさらに厳しくなり、-5 V を超えました。私たちのデバイスのようにゲート誘電体またはエッチストッパーで覆われた酸化物半導体は、そのような絶縁体のドライエッチング中にドーピングしてSDコンタクト用の穴を開けることができます43。これは、酸化物半導体の露出部分がプラズマによりダメージを受け、酸素欠損などのドナー欠陥が形成されるためである。増加した電子は、これらのドープ領域 (SD 側) からチャネルの中心に向かって拡散する可能性があります。これにより、チャネル内のキャリア濃度が上昇し、しきい値電圧が負にシフトします44、45。 SD領域からのキャリア拡散の影響は、電子が拡散する領域の部分が真性部分と比較して高くなるため、チャネル長が短くなるにつれて厳しくなります（補足図6）。この問題は、高密度集積化に不可欠な TFT の微細化にとって不利です。また、正のゲートバイアスストレスを 3 時間印加して、このデバイスの電気的安定性もテストしました。非常に安定している一方で、半導体とゲート誘電体間の界面での電子トラップによる閾値電圧の明らかなプラスのシフトが見られました46、47。このような正バイアスの不安定性は、厚さ 6 nm の ITO チャネルのように半導体の厚さが薄くなるにつれて悪化します。これは、特定のゲートバイアスでより薄い活性層内で電荷密度が上昇するためです。バンドの曲がりも、厚いチャネルの場合よりも急になります48、49、50。

a ボトムゲート型酸化物TFTの概略図。 b ボトムゲート型 TFT の伝達特性と電界効果移動度。 c 異なるチャネル長を持つボトムゲートTFTの伝達曲線。 d 3 時間の正のゲートバイアスストレステスト中にサンプリングされた伝達曲線。 e シンプルなデュアルゲートアーキテクチャの図。 f デュアルゲート TFT の伝達特性と電界効果移動度。 g さまざまなチャネル長のデュアルゲート TFT の伝達曲線。 h 3 時間の正のゲートバイアスストレステスト中の伝達特性のサンプリング。 i 酸化物 TFT の製造プロセスの概略図とフォトリソグラフィー用のマスク。 j トップゲートバイアスとボトムゲートバイアスを別々に印加することによる閾値電圧制御。 k デュアルゲート酸化物TFTの光学顕微鏡画像。スケールバー、10μm。

ゲートの追加は、チャネル長のスケーリングに伴うしきい値電圧のシフトやバイアスストレスによる不安定性など、上記の問題に対する最も強力な解決策の 1 つです。追加のゲートは、チャネル上のゲート制御性を高め、バイアスストレスが印加されている間に半導体内にソフトバンドベンディングを誘発することにより、これらの問題を解決します51、52、53。ただし、2 番目のゲートには、薄膜の堆積、フォトリソグラフィー、パターニングなどの追加のステップが必要となり、コストが増加し、スループットが低下します。

2番目のゲートの追加の製造ステップを回避するために、図2eに示すように、追加のトップゲートとSDの間にスペースを作成して、追加のトップゲートをSDと統合しました。したがって、シングルゲートプロセスと同様に、マスクの数は 4 つに保たれます。アイデアはシンプルですが、デバイスのパフォーマンスと信頼性に与える影響は劇的です。図2fに示すように、このダブルゲートTFTの伝達特性には、ボトムゲート型のものとは異なり、ヒステリシスがまったくなく、最短のチャネル長16μmでも閾値電圧もゼロに近くなります。ゲート制御性が向上します（図2g）。さらに、両側のゲートによるチャネル内のバンドの曲がりが緩やかなため、しきい値電圧のシフトを起こすことなく、3 時間のバイアスストレステストに耐えることができます。さらに、トップゲートとボトムゲートに個別にバイアスを印加することでしきい値電圧を制御でき、回路構成に役立ちます（図2j）。

前述したように、余分なトップゲートと SD の間には、これらを 1 つのマスクにマージするためのスペースがあります。トップゲートによってオンになるチャネルの部分が最大化されるため、このギャップをできるだけ小さくすることが、最高のデバイス性能を得る最も簡単な方法です。したがって、このスペースを 3 μm に設定しました。これは、当社のリソグラフィツールで十分に保証されている最小フィーチャサイズです。一方、このギャップが2倍の6μmであっても、電界効果移動度はIGZO TFTと比較して依然として高い(48.6 cm2 V-1 s-1)こともわかりました。閾値電圧も、トップゲートとSDの間のスペースに関係なく、まったく変化しませんでした（補足図7）。これに加えて、高周波動作のためにボトムゲートと SD 間のオーバーラップを調整して、それらの間の寄生容量を減らすことができます。デバイス特性に対するこのパラメーターの影響を研究するために、さまざまなオーバーラップ長（7、2、および0μm）でTFTをテストしました（補足図8）。オーバーラップしていないものの場合、電界効果移動度は 45.9 cm2 V-1 s-1 に減少します。これは、SD 金属とのコンタクトが形成されている ITO 部分の電子は、金属が存在しないため高密度に蓄積できないためです。ゲートフィールド。この場合、電界効果移動度が失われますが、回路動作の観点から寄生容量を減らすことで補償できます。

図 3 は、PI クラッド、レーザーリフトオフ (LLO)、およびエラストマーへの転写のステップを組み込んだ、TFT を蛇行ブリッジに埋め込むプロセスをまとめたものです。６インチのガラスウェハを基板として使用し、クラッドの底部として機能する厚さ２．５μｍのＰＩ膜をスピンコーティングにより被覆した。 PI は、その機械的耐久性と優れた耐熱性により、フレキシブルまたは変形可能なエレクトロニクスにとって理想的な選択肢です。

a PI基板上にTFTが蛇行状に配列されています。 b デバイスを中立面に配置するために、下部 PI と同じ厚さで TFT を上部 PI コーティングします。 c 2 つの PI コーティングを蛇行状にエッチングします。 d、e LLO技術によるPIクラッドデバイスの剥離とエラストマーへの転写。

SDおよびゲートメタル用のパッドを含むユニットデバイスのサイズが36×19μm2になるように設計し、チャネルの長さと幅はそれぞれ20μmと5μmに設定しました（補足図9および10）。次に、蛇行形状のデバイスを使用してアレイを作成しました (図 4a、b)。 TFTアレイの製造後、厚さ5μmのPIクラッドの中心近くにデバイスを配置するために、同じ厚さ2.5μmの2番目のPIでコーティングされました（図4c）。上部 PI と底部 PI の間の PI クラッドの中央部分は、PI クラッドが曲げられたときに内部応力がゼロになる中立面になります 54,55。したがって、クラッドの中立面に近い TFT は、蛇行ストリングが伸びたりねじられたりしたときに受ける応力がはるかに小さくなります55。また、有限要素解析 (FEA) を実行して、変形に対する PI クラッドの影響を研究し、上部 PI が伸張時に TFT アレイにかかる応力を大幅に軽減することを確認しました。 (補足図11)。デバイスの厚さ (≤0.45 μm) が PI クラッド (5 μm) よりもはるかに薄いため、TFT の本体全体が中立面から大きく外れることはありません。興味深いことに、私たちのTFTの構造も垂直方向に対称です。つまり、チャネルは2つのゲートと誘電体で挟まれています（図2e）。したがって、半導体と誘電体との 2 つの界面が中立面の近くに存在できることも役立ちます。 2回目のPIコートの後、酸素プラズマエッチングによってPI全体を蛇行状にパターニングすることでポリマークラッドが完成し（図4d、e）、上部と下部のポリマー間の境界が確認できます（図4f）。

a 上部の PI コーティングの前に酸化物 TFT が蛇行状に配列されています。スケールバー、20μm。 b 蛇行配列のユニット TFT。スケールバー、10μm。 c 平らな状態と曲がった状態のPIクラッド酸化物TFTの概略図。 d、e 上部と下部の PI をエッチングした後の PI の蛇行ストリング。スケールバー、d、e それぞれ 100 および 20 μm。 f PI 蛇行ブリッジの側壁と上部 PI と下部 PI の境界。スケールバー、2μm。

次に、PI フィルムを 6 インチのガラスウェーハからエラストマーに転写しました。フレキシブル電子製品の製造に一般的に使用される LLO 技術を使用して、デバイスをガラス基板から分離しました。次に、デバイスは、伸縮可能な電子研究で広く使用されているエラストマーである Ecoflex エラストマー上に転写されました。図 3d、e は、デバイス全体を 6 インチのウェーハからエラストマーに大規模に転写することに成功したプロセスを示しています。

リソグラフィーの場合、従来のマスクアライナーと 3 μm の最小フィーチャサイズ (ラインアンドスペース) を持つフォトマスクが使用されました。マスクが基板に強く接触する場合、このアライナーではサブミクロンの機能が可能です。しかし、これは多くの場合、マスク汚染を引き起こし、大規模製造における歩留まりを低下させます。そこで、マスクの汚染を防ぐために、近接モードを使用してマスクとウェハの接触を回避しました。このモードでの解像度は約 2.5 μm に制限されます。このような低解像度の技術でも、315 × 315 μm2 サイズの正方形 (>30,000 TFT/cm2) に 30 個を超えるユニットデバイスを統合でき、蛇行ストリング (幅 40 μm) の 1 周期半を占有することができます (図5a)。これは、剛性アイランド上にのみ配置された Si トランジスタを備えた前述の伸縮性アレイ (<2000 Si トランジスタ/cm2) よりもはるかに高い集積密度です 12。

a 100% のひずみまで引き伸ばされた蛇行ストリング内の 25 個のユニットデバイスの光学顕微鏡画像。スケールバー、50μm。 b 並列接続された 25 個のトランジスタの 0 ～ 100% の歪みに対する伝達特性。 c 伸張試験中のTFTの電界効果移動度およびターンオン電圧。エラーバーは標準偏差を表します。 d、e 伸縮可能なインバーターの光学顕微鏡画像と、最大 100% の歪みがかかったときの電圧伝達曲線。スケールバー、50μm。 f、g 蛇行ブリッジに埋め込まれた伸縮性酸化物 TFT によって駆動される 2 つの LED ピクセルの概略図と写真。スケールバー、2 mm。 h 延伸前後で測定された LED 接続 TFT の電流電圧曲線。 i、j ゲート電圧が 0% および 100% の歪みで正側に掃引されると、2 つの LED ピクセルから赤色が点灯します。スケールバー、両方 (i、j) で 2 mm。

蛇行ストリング上の TFT の集積密度は、半導体製造で一般的に使用され、800 nm または 100 nm の解像度を保証する i ラインステッパーや ArF スキャナーなど、高解像度のリソグラフィーツールを使用してデバイスを縮小することで容易に高めることができます。それぞれ。酸化物 TFT のプロセスは一般的な半導体プロセスと高い互換性があるため、このような半導体リソグラフィーツールの採用も一般的です 40,41。 KrF スキャナー (ArF スキャナーより解像度がわずかに低い) による 180 nm チャネル長の IGZO TFT が、この時点での代表的な例です 56。私たちのレポートのユニットデバイスのサイズ（36μm * 19μm = 684μm2）は、iラインステッパーまたはArFスキャナーを使用して、それぞれ50μm2または0.8μm2に縮小できます。

基本的な機械的テストでは、幅40μmの蛇行ブリッジ内に25個のユニットTFTを並列接続して配置し、0％から100％のひずみまで20％間隔で引き伸ばしました（図5a）。各間隔で測定された伝達特性はほぼ重複しており、その電界効果移動度と閾値電圧は100％ひずみ後もほとんど変化しません（図5b、c）。 100%ひずみ、ひずみ速度1mm/s、変形10,000回という過酷な条件での繰り返し引張試験も実施しました。 PI で被覆された TFT は、この繰り返しの伸長とリリースのテストに成功しました (補足図 12 およびビデオ 1)。

TFT のこのような優れた機械的信頼性を確認した後、伸縮性集積回路とディスプレイへの TFT の応用を実証するために 2 つの例を作成しました。図 5d は、インバータが 25 個のユニット TFT で構成されていることを示しています。このうち5個のTFTのゲートは電源線で結ばれていました(ダイオード接続)。製造されたインバータは、100％のひずみでも良好に動作し、その電圧伝達曲線も変形してもほとんど変化しませんでした（図5e）。

図 5f は、ディスプレイアプリケーションのデモンストレーション用に、伸縮可能な TFT に接続された 2 つの発光ダイオード (LED) の図を示しています。 LEDのサイズは1.6 × 0.8 mm2で、伸縮可能なTFTの両側に配置されています（図5g）。駆動電圧 (VDD) は、表示ピクセルの LED のように LED に直接供給されるのではなく、TFT を通じて供給されます。ドレイン端子には5 Vが継続的に印加されますが、負のゲートバイアスによりTFTが完全にオフになり、LEDへの電流の流れがブロックされます(図5h)。ゲート電圧がプラス側にスイープすると、TFT がオンになり、LED が光り始めます (補足ビデオ 2 および 3)。ゲートがより正にバイアスされると、LEDの輝度は徐々に増加しました（図5i、j）。変形時の優れた安定性は、0％および100％のひずみで測定されたLED接続TFTの2つの電流-電圧曲線を重ね合わせることで再度確認されました（図5h）。サンプル上の「STRETCHABLE」の各文字は、延伸方向に沿って均一に分離されています。これは、蛇行ストリング上の金属電極と TFT も機械的テスト中に均一に伸ばされたことを意味します。

要約すると、高性能で優れた電気的および機械的安定性を備えた「実際に」伸縮可能な無機トランジスタを紹介しました。高い集積密度 (>30,000 トランジスタ/cm2) は、通常、従来の無機伸縮性アレイにパッシブ電極が配置されていた蛇行ストリングに酸化物 TFT を直接埋め込むことによって達成されます。 PI クラッドのおかげで、伸縮性 TFT が 100% のひずみまで伸びた後でも電気特性が維持されました。さらに、当社のアプローチは標準的な半導体/ディスプレイ製造技術に基づいています。したがって、高い歩留まりと均一なデバイス特性を達成することができる。私たちのアプローチは、高性能と信頼性を必要とする高度に小型化された伸縮性製品の製造への道を開くことを期待しています。

ポリイミドワニス (KPI-1500、Komec) を 6 インチのガラスウェーハ上に 2500 RPM で 2 分間スピンコートしました。ウェハを 80 °C で 10 分間乾燥させ、N2 パージを行いながら 450 °C で 1 時間ベークしました。バッファ層として、SiNx と SiO2 をプラズマ化学気相成長法 (PECVD) により 300 °C でそれぞれ 10 nm の厚さに順次堆積しました。 Mo (15 nm) と ITO (5 nm) 層も連続的にスパッタリングされ、フォトリソグラフィー (MA6、SUSS MicroTec) とウェットエッチング技術 (MA-SO2、Dongwoo Finechem) によってボトムゲートとしてパターン化されました。

このボトムゲートは、ゲート誘電体として厚さ 100 nm の PECVD SiO2 で 300 °C で覆われ、ITO チャネル層が SiO2 上にスパッタリングされました。 ITO の堆積では、直流 (DC) プラズマ出力を 150 W に保ち、スパッタリングガス (24 SCCM) としての Ar に加えて O2 を 1.0 SCCM の流量で導入して、ITO 内のキャリア濃度を制御しました。厚さ 10 nm の SiO2 も ITO チャネル上に堆積され、後続のエッチングプロセス中に湿った化学物質やプラズマによって引き起こされる損傷からチャネル層を保護しました。 ITO と SiO2 からなる活性層は、Cl2 と Ar ガス混合物 (50/50 SCCM) を使用したドライエッチング技術によってパターニングされ、動作圧力と高周波 (RF) プラズマ出力は 5 mTorr と 350 W に維持されました。、それぞれ。

次に、PECVD を使用して 300 °C で 140 nm の厚さで活性層上に第 2 のゲート絶縁体を堆積しました。コンタクトホールは、CF4 および Ar ガス (80/20 SCCM) を使用し、動作圧力 5 mTorr、RF プラズマパワー 300 W でドライエッチングによってエッチングされました。トップ/ボトムゲート誘電体およびバッファを含む絶縁層は、この段階では、（図 2k の点線で示すように）いくつかのマージンを備えたアクティブ領域を除いて、裸のポリイミド表面が露出するようにエッチングされます。誘電体のエッチング後、Mo (20 nm)/Al (100 nm)/Mo (30 nm) 金属層をスパッタリングし、ボトムゲートと同じエッチャントを使用したウェットエッチングにより、SD コンタクト、追加のトップゲート、および測定パッドとしてパターン化しました。パターン化。次に、真空中で 300 °C で 2 時間、熱アニーリングを実行しました。別のポリイミドワニス (VTECTM PI-1388、RBI) を 4000 RPM で 3 分間スピンコートし、120 °C で 3 分間乾燥させました。最終的なベークは、真空中で 250 °C で 1 時間行われました (図 3b)。厚さ 10 nm の ITO ハードマスクを上部 PI 上にスパッタリングし、活性層のエッチング条件と同じ条件でドライエッチングによってパターニングしました。最後に、O2プラズマによってこのITOハードマスクを通して底部と上部PIを蛇行形状にエッチングし、ゲートパターニングのために同じウェットエッチング液でITOマスクを剥離しました（図3c）。

まず、作製したガラスウエハー上のデバイスにピックアップフィルム（SPV-P-367K、日東電工）をラミネートしました。次いで、それらをＬＬＯ（ＫＯＲＯＮＡＴＭ、ＡＰシステム）技術によってガラスウェーハから分離した。したがって、このステップでは、TFT アレイがピックアップフィルムに一時的に転写されました。エラストマー前駆体 (Ecoflex 00-30、Smooth-On) をピックアップフィルム上に注ぎ、フィルム上のデバイス全体を覆い、室温で 3 時間硬化させました。エラストマーの硬化後、ピックアップフィルムを剥がすことで転写プロセスが完了しました（補足図14）。

TFTの伝達特性とストレステストは、半導体デバイスアナライザ(B1500A、Keysight)を使用して大気中で実施されました。飽和領域における電界効果移動度は、次の方程式を使用して伝達特性から推定されました。 ID,sat = μFE(WCi/2L)(VGS−Vth)2 ここで、ID,sat、W、L、Ci、VGS、およびVth は、それぞれ飽和領域のドレイン電流、チャネル幅、チャネル長、単位面積あたりのゲート容量、ゲート・ソース間電圧、およびしきい値電圧です。シングルゲート TFT の場合、Ci は厚さ 100 nm の SiO2 ボトムゲート誘電体のみから得られます。一方、デュアルゲート TFT には 2 つのコンデンサがあります。したがって、この場合の Ci は、トップゲート (CTG,i) とボトムゲート (CBG,i) からの静電容量の合計です。本研究におけるデュアルゲート TFT の電界効果移動度は、トップゲートの面積がボトムゲートの面積よりも小さいにもかかわらず、移動度を抽出するためにトップゲートのサイズがボトムゲートと等しく設定されているため、いくぶん過小評価されています。オフセット領域による提案された TFT 構造。これは、オフセット領域を含むトップゲートが実際にボトムゲートと同じスペースを占めており、同等のサイズを持つ従来のデュアルゲートTFTと比較してより公平であるため、これはTFTを評価するためのより厳密で保守的な方法であると考えました。上下のゲート。

著者らは、この研究の結果を裏付けるすべてのデータは、論文およびその補足情報ファイル内で、または合理的な要求に応じて対応する著者から入手できることを宣言します。

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この研究は、韓国政府 (MSIT) の資金提供を受けた情報通信技術振興協会 (IITP) 助成金によって部分的に支援されました (2017-0-00048-005、スキントロニクスにおける触覚入力/出力パネルのコア技術の開発 (スキンエレクトロニクス) )) および韓国政府 (MSIT) が資金提供する韓国国立研究財団 (NRF) 助成金 (2020M3H4A3081897、超小型チャネル/高柔軟性 TFT 材料のバックプレーン技術および評価プラットフォームの開発)。

ICT Creative Research Laboratory, Electronics and Telecommunications Research Institute (ETRI), Daejeon, 34129, Republic of Korea

オ・ヒムチャン、オ・ジヨン、パク・チャヌ、ピ・ジェウン、ヤン・ジョンホン、ファン・チソン

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HO は実験を設計し、TFT アレイを製造しました。 CWP はトランジスタのプラスチッククラッドのアイデアを提案し、J.-YO は製造されたデバイスをエラストマー上に転写しました。電気的特性評価とバイアスストレステストは HO によって実施され、データは J.-EP、J.-HY、C.-SH によって分析および議論されました。ストレッチャブルトランジスタの機械的テストは HO と J.-YO によって行われました。 HO が原稿を書き、著者全員がそれをレビューし、内容の改訂に携わりました。

ファン・チソン氏への通信。

著者らは競合する利害関係を宣言していません。

Nature Communications は、この研究の査読に対する Perdro Barquinha、Guozhen Shen、Binghao Wang の貢献に感謝します。

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転載と許可

オー、H.、オー、JY.、パーク、CW 他優れた性能と信頼性を備えた伸縮性無機薄膜トランジスタを高密度に集積。 Nat Commun 13、4963 (2022)。 https://doi.org/10.1038/s41467-022-32672-8

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受信日: 2022 年 1 月 24 日

受理日: 2022 年 8 月 10 日

公開日: 2022 年 8 月 24 日

DOI: https://doi.org/10.1038/s41467-022-32672-8

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